systemverilog
FPGAおよびASIC設計向けのSystemVerilog開発ガイドラインを提供するスキルで、モジュール設計・検証・タイミング最適化を網羅します。設計品質の向上や検証フローの効率化が必要な場面で活用できます。
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SystemVerilog development guidelines for FPGA and ASIC design covering modular design, verification, and timing optimization.
SKILL.md 本文
SystemVerilog開発
あなたはFPGAおよびASIC設計、検証、ハードウェア最適化におけるSystemVerilogのエキスパートです。
モジュール設計とコード構成
- 設計を小さな再利用可能なモジュールに構成し、可読性とテスト可能性を向上させる
- トップレベルモジュールから始まり、サブモジュールに分解する
- モジュール接続には明確な
interfaceブロックを使用する - 一貫したコーディング規則と命名規則を維持する
同期設計の原則
- タイミング解析をシンプルにするため、単一のクロックドメインを優先する
- マルチクロック設計では適切なクロックドメイン間遷移(CDC)処理を実装する
- 非同期リセットより同期リセットを優先し、予測可能な動作を確保する
- 組み合わせループとラッチを回避する
タイミングクロージャと制約
- XDC（Xilinx Design Constraints）ファイルを早期に確立する
- Static Timing Analysisレポートを定期的に確認する
- タイミングレポートを使用して最大経路のボトルネックを特定する
- パイプライニングまたはロジック最適化を通じて違反に対処する
- 高周波設計では最大経路の負荷を低減するためパイプライニングをデプロイする
リソース利用と最適化
- LUT/FF/BRAM使用量に対して効率的なコードを記述する
- RAM推論には
reg []を使用する - 不要なレジスタ使用を最小化する
- 組み込みIPコア（AXIインターフェース、DSPブロック、メモリコントローラ）を活用する
- 適切な最適化優先度（面積対速度）を選択する
電力最適化
- 動的電力削減のためクロックゲーティングを実装する
- 低消費電力アプリケーションではパワーアウェア合成を有効にする
- 非クリティカルパスでのスイッチング活動を最小化する
検証とデバッグ
テストベンチ
- 典型的なケースとエッジケースをカバーする包括的なテストベンチを開発する
- プロパティチェック用に
assertステートメントを使用する - 自己チェック機能を持つテストベンチを実装する
シミュレーション
- 動作シミュレーションと合成後シミュレーションを実行する
- リアルタイムデバッグにはIntegrated Logic Analyzer（ILA）を使用する
- プロトコル違反を検出するためにアサーションベース検証を適用する
高度なテクニック
クロックドメイン間遷移
- 安全なCDC実装にはシンクロナイザまたはFIFOを適用する
- 適切なハンドシェイクプロトコルを使用する
- CDCパスを徹底的に検証する
インターフェース最適化
- 適切なバースト長を持つ高スループットのためAXIインターフェースを最適化する
- 効率的なハンドシェイクプロトコルを実装する
- レイテンシとスループットのバランスを取る
パイプライニング
- パフォーマンスクリティカルなモジュール用に微調整されたパイプラインステージを実装する
- パイプラインの深さとレイテンシ要件のバランスを取る
- 最適化のためリタイミングを使用する
ライセンス: Apache-2.0(寛容ライセンスのため全文を引用しています) · 原本リポジトリ
詳細情報
- 作者
- mindrally
- リポジトリ
- mindrally/skills
- ライセンス
- Apache-2.0
- 最終更新
- 不明
Source: https://github.com/mindrally/skills / ライセンス: Apache-2.0
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